一、Sub6G應用中PA現狀概述

射頻PA是通信鏈路中至關重要的器件，負責將發(fā)射鏈路中的射頻信號做最后的放大，輸送到天線，PA往往是整個通信鏈路中功耗最大的器件之一。因此射頻PA對信號的保真度以及發(fā)射效率極大地影響整個通信系統(tǒng)的質量和功耗。如圖1（a）所示，從射頻鏈路的角度，PA將射頻信號增大100倍到1000倍（20-30dB），是一個比較容易理解的放大器模塊；如果從能量轉化的角度，把DC電源作為輸入，那么PA本質上是一個DC-AC轉換器，并由射頻輸入作為調制，那么DC-AC的轉化效率也是該模塊的重要指標。

圖 1（a）RFPA簡圖；（b）線性PA和飽和PA的增益曲線

射頻PA可以分為飽和PA和線性PA兩種架構，分別對恒包絡（PAR=0dB）的調制信號（FSK，PSK，GMSK等），存在幅度調制的通信信號（QAM，ASK，OFDM，CDMA等）進行放大。2G GSM，BLE，Zigbee等通信制式是恒包絡信號，飽和PA即可滿足放大需求；CDMA，3G WCDMA，4G LTE，5G，WiFi4/5/6等為幅度調制的寬帶信號，需要線性PA進行保真放大。圖一（b）為PA的Gain vs. Pout曲線，線性PA將工作在從低Pout到P1dB的整個back off區(qū)域，因此，對增益的平坦性有較高的要求，保證線性放大（藍色增益曲線）；而飽和PA只需要工作在飽和區(qū)域，對低于Psat的增益曲線平坦度沒有要求，即使back off區(qū)域的增益極不平坦，如圖1（b）虛線所示，也對放大無本質影響。

CMOS工藝是集成電路中最為廣泛使用的工藝技術，CMOS工藝作為摩爾定律的載體，在過去的數十年飛速發(fā)展，已經成為最成熟普遍的工藝，基于8寸/12寸的大硅片，各大晶圓代工廠的產能豐富。因此CMOS工藝晶圓的成本相對于基于6寸晶圓的III-V族工藝要低很多（3-4倍）。現代通信集成電路中，處理器，基帶以及射頻收發(fā)機等模塊均已使用CMOS工藝量產數十年；然而由于射頻PA對功率等級、線性度、效率、頻率響應等特殊的要求，以及其相對收發(fā)鏈路中其他模擬射頻器件較弱的電路復雜性，大部分的應用仍然使用分立的III-V族工藝實現，尤其是GaAs工藝。2000年以來，大批工程師、科學家對CMOS PA進行了大量的研究和產品化。表一歸納總結了目前Sub 6G應用的量產產品中，不同工藝對射頻PA的實現和覆蓋；圖二總結了不同應用中對Psat功率等級的要求以及目前使用的工藝路線。

對表1和圖2的分析可以得出以下結論：

1. 集成于SoC的CMOS PA 最大Psat功率等級在28dBm左右，主要應用于小無線物聯網（WiFi/藍牙/Zigbee等各類局域IoT）以及窄帶蜂窩物聯網（NB-IoT）；

2. CMOS工藝實現用于2G的飽和PA，Psat可達2W以上（33-35dBm）；

3. GaAs 線性PA主要在Psat 30-36dBm的應用中占領大量市場；

4. Psat超過1W的線性CMOS PA只曇花一現于3G時代，并在4G多頻線性PA的產業(yè)鏈中銷聲匿跡；

5. Psat超過36dBm的應用，LDMOS和GaN開始成為主流。

表 1Sub6G應用中PA功率等級及工藝使用現狀

圖 2不同應用中對PA的Psat等級以及工藝現狀

二、CMOSPA優(yōu)劣勢概述

CMOSPA相較于GaAs等III-V族PA的優(yōu)勢:

01 集成度

GaAs PA往往需要多顆工藝不同的Die的合封（SiP）來實現邏輯控制，開關切換，功率功放，接收放大（FEM）等多種射頻前端的功能，結構復雜，成本高昂。分立的PA或者FEM有機會通過單一CMOS工藝的Die實現上述全部功能，在一致性，封裝可靠性，以及成本上實現很大的優(yōu)化和提升。在可集成于SoC的CMOS PA中，很多冗余電路（輸入匹配、差分/單端轉換、去耦電容等）可以得到消除或簡化，使得成本和一致性進一步提升；然而SoC的CMOS PA也面臨很多挑戰(zhàn)，比如大功率射頻信號干擾SoC本振、電源/地大幅度波動、散熱等，這些系統(tǒng)性困難點的引入都導致集成的CMOS PA很難達到較高的Psat。

02 成本

成本是CMOS工藝最大的優(yōu)勢之一，一張12英寸的CMOS晶圓的成本往往與6寸的GaAs晶圓價格相當，面積則是4倍。CMOS工藝是最主流的集成電路制程，供應鏈和產能豐富，這也是成本方面有巨大優(yōu)勢的原因之一。

03 器件特性

CMOS工藝在器件特性的優(yōu)勢并不多，主要體現在漏電流低和導熱性好兩點。CMOS工藝是天生為數字電路而生的開關器件，在關斷模式下漏電很低，比GaAs器件有數量級的優(yōu)勢。如圖3所示，Si的熱導率是GaAs的3倍，在熱性能方面優(yōu)勢明顯，散熱特性對大功率等級的PA以及效率的影響很大，但是在36dBm以下的功率等級中差異并不特別明顯。因此這兩點的器件優(yōu)勢在4W以下的PA應用中優(yōu)先級不高。

04 設計靈活性

CMOS工藝的開關特性和豐富的器件種類為設計師帶來了無限的創(chuàng)造空間，二十多年來，工業(yè)界和學術界不遺余力地在CMOS PA的設計上貢獻智慧：模擬/數字預失真技術、數字PA技術、負載牽引技術、數字校準技術等等，都可以為CMOS器件的劣勢補上短板，并帶來更多的靈活性、可配性和一致性的提升。

圖 3Si,GaAs,GaN材料參數比較

CMOS PA相較于GaAs PA的劣勢：

01 電流密度

Gm/I是PA相當重要的指標，表征了同樣的電流密度下的增益水平。由圖3所示，GaAs的電子遷移率比Si高出很多，因此HBT器件相較CMOS器件的電流密度也要高出很多，因此達到相當的增益，往往需要更大的CMOS器件或者更多的級聯才能匹配到GaAs PA的水平。不過這并不是影響PA設計最關鍵的一環(huán)，因為CMOS器件大小的選擇往往不是受限于增益，而是受限于漏端的寄生電阻。

02 Vknee電壓和效率

如圖4示例的(a),(b)所示，GaAsHBT的I-Vcurve表現出很低的Vknee電壓，在CMOS器件中隨著Vds平緩增加的電流，導致了較高的Vknee電壓。這種特性使得CMOS PA 的Vd擺不到底（gnd），而此時的Id又較高，Pdiss=VdxId相較GaAs器件要大很多，如圖4(c)紅色部分所示，這使得在飽和功率下，PA的效率大打折扣。從另一個角度看，這體現出CMOS管子的源漏寄生電阻比較大，更大的器件可以減小該電阻；該電阻也決定了輸出匹配后PA的最大輸出功率，當從50 Ohm 匹配回來的阻抗與該寄生電阻相當時，一大部分的輸出功率被該寄生電阻分壓，導致功率輸出不到負載，效率極差。然而，由于線性PA的工作點并非Psat區(qū)域，而在back-off回退區(qū)域，CMOS管子Drain上的電壓擺幅真正觸及到Vknee的概率是相對不大的，因此Vknee電壓高對回退效率的影響有限，不構成CMOS PA的線性回退效率過于低下。

圖 4(a) HBT器件的Icvs. Vce; (b) CMOS 器件的Id vs. Vds; (c) PA的Vd/Vc 和Id/Ic的時域波形

03 擊穿電壓(BV) vs 截止頻率(ft)

CMOS工藝的頻率響應和工藝節(jié)點強相關，PA一般工作在ft十分之一的頻率比較容易實現設計。GaAs HBT的ft在40G左右，比較適用于sub 6G以下的大部分應用；0.35um的CMOS器件ft在26G左右，45nm的器件可以達到超過200G的ft，因此可以觸及毫米波的應用場景，22nm更是可以達到接近500G的截止頻率。因此CMOS工藝隨著工藝節(jié)點的降低，可以工作在極高的頻率，最大的硬傷和痛點在擊穿電壓。

CMOS器件的擊穿機制大類分為四類：

A．HCI（HotCarrierInjection）

B．TDDB（TimeDependentDielectricBreakdown）

C．Punch-through

D．Drain-BulkBreakdown

關于CMOS器件擊穿機制我們另起篇幅詳細討論。表2總結了GaAs HBT器件和各類CMOS器件的BV vs.ft

表 2GaAsHBT器件和各類CMOS器件的BVvs. ft

04 非線性

CMOS器件大部分的非線性來自于柵極電容隨電壓變化的改變，圖5表征了CGS和CGD隨VGS的變化。線性CMOS PA的靜態(tài)偏置往往處在管子的飽和區(qū)，隨著VGS的升高，VDS下降，管子慢慢進入線性區(qū)，直到VGS降至晶體管的截至區(qū)域。由圖5可見，柵極電容的容值變化很大，尤其是從截止區(qū)往飽和區(qū)變化的區(qū)間，CGS快速變大，這對柵極充放電的線性度產生巨大影響。由于CMOS器件的電流密度小以及漏極寄生電阻大，輸出超過瓦級的功率需要很大尺寸的場效應管，這便直接造成非線性的加劇。然而CMOS工藝提供了豐富種類的器件，以及靈活的設計性，通過巧妙的電路設計，可以通過模擬和數字的方式補償晶體管本身的非線性，這也是CMOS PA設計最重要的課題之一。

圖 5CMOS柵極電容與VGS以及工作區(qū)域的關系

對于CMOS器件優(yōu)劣勢的分析，可以得出結論，CMOS器件對于PA設計最大的問題來自于擊穿電壓低和線性度差，效率和電流密度的劣勢對線性PA設計的影響相對較弱。因此線性CMOS PA的設計主要考慮如何提高擊穿電壓以及補償器件自身的非線性。

三、Common-Source vs. Cascode

Common-Source架構的CMOS PA和HBT的架構類似，其非線性實際上并非特別棘手到難以處理，主要問題在于無法承受太高的電源電壓。舉例，即使是3.3V的CMOS器件，由表2推出電源電壓最高在2.5V左右（BV的一半，考慮RF 擺幅），單端的阻抗匹配需要到3 Ohm以下，考慮到CMOS器件的漏極寄生電阻加上阻抗匹配網絡的寄生電阻，這樣等級匹配阻抗的實現是相當困難的。由于更高的電源電壓可以在Cascode架構中安全使用，因此在CMOS PA的設計中，Cascode架構被廣泛使用，并在飽和PA的量產中獲得成功。然而在線性PA的設計中，Cascode架構有其先天的缺陷：圖6描述了Cascode架構引入額外非線性的機制：Vd1電壓上升時，CG管子截至，Vd1上升緩慢；Vd1電壓下降時，CG管子打開，Vd1快速下降，這便引入了3次諧波。而Vgbias限制的電壓headroom引入了二次諧波。這些非線性還會導致PA的增益曲線緩慢下降而造成很差的AM-AM。有工程方法可以在CG管子的柵極加入電阻，用bootstrap的方法實現一種偽Cascode架構，這種方法可以緩解Vd1的擺幅問題，然而將會引入不可預測的穩(wěn)定性以及可靠性問題。這些可靠性和線性度的trade-off都是實現高功率線性CMOS PA的巨大挑戰(zhàn)！更多克服擊穿電壓和線性度的PA設計方法將在我司其他技術文章中著重討論。

圖 6(a) CommonSource架構PA; (b) Cascode架構PA;

(c) Cascode PA的非線性機制

四、地芯科技成功研發(fā)瓦級線性CMOS PA

通過對擊穿電壓和線性度的綜合考量，地芯科技以創(chuàng)新的設計架構，成功設計出如下性能的線性CMOS PA。性能如圖7所示，3.4V的電源電壓下，在CMOS工藝難以企及的2.5G高頻段，該CMOS PA可輸出32dBm的飽和功率，效率接近50%；在LTE10M 12RB的調制方式下，-38dBc UTRA ACLR的線性功率可達27.5dBbm（MPR0），FOM值接近70，比肩GaAs工藝的線性PA。如圖8所示，在4.5V的電源電壓下，Psat更是逼近34dBm，并在Psat下通過了VSWR 1:10的SOA可靠性測試。該設計成功攻克了CMOS PA可靠性和線性度的主要矛盾，成果預示了線性CMOS PA進入Psat為30-36dBm主流市場的可能性。

地芯科技的創(chuàng)始團隊深耕線性CMOS PA技術十多年，成功解決世界級難題，全球范圍內率先量產支持4G的線性CMOS PA。地芯科技自成立以來，在過往的經驗基礎上開拓創(chuàng)新，發(fā)明了一系列線性CMOS PA技術，將使得CMOS 工藝的PA進入主流射頻前端市場成為可能。

圖 7地芯CMOSPAHB性能（Vcc=3.4V）

圖 8地芯CMOSPAHB性能（Vcc=4.5V）